盡管最近幾年以TSV穿硅互聯為代表的3D芯片技術在各媒體上的出鏡率極高，但許多人都懷疑這種技術到底有沒有可能付諸實用，而且這項技術的實際發展速度也相對緩慢，目前很大程度上仍停留在“紙上談兵”的階段。不過，許多芯片制造商仍在竭力推進基于TSV的3D芯片技術的發展并為其投入研發資金，這些廠商包括IBM,Intel，三星，東芝等等，3D芯片技術的優勢在于可以在不需要改變現有產品制程的基礎上增加產品的集成度，從而提高單位芯片面積內的晶體管數量。
在最近舉辦的GSA存儲大會上，芯片制造業的四大聯盟組織-IMEC, ITRI, Sematech以及SEMI都展示了他們各自在基于TSV的3D芯片技術方面的最新進展。
SEMI聯盟組織旗下的一個3D芯片技術工作組本周召開了第一次聯合會議，會上他們草擬出了一套TSV技術用晶圓坯以及制造用設備的標準。SEMI聯盟組織旗下共有三個與3D芯片技術有關的工作組，而且他們目前還在組織第四個與之有關的工作組，這個新成立的工作組將由芯片生產用設備制造行業的老大應用材料公司領銜。
而另外一個工業聯盟組織Sematech也在積極拓展自己的3D芯片研發計劃。令人稍感意外的是，Analog Devices最近也宣布加入了由Sematech組織的“3D芯片設計啟動中心”組織，目前該組織的成員有Altera, LSI, 安森美半導體以及高通等幾家。
3D堆疊技術的誘因：
另外一些組織和公司也都在積極開發基于TSV的3D芯片技術。究其原因，是因為許多芯片廠商都擔心將來繼續縮減制程尺寸時，所花費的成本將難以承受，甚至不久的將來可能會被迫停止芯片制程縮減方面的研發。
所有這些行動表明，除了向二維方向縮減制程尺寸之外，業界也在積極考慮向三維TSV芯片堆疊方向發展的方案。多年以來，芯片制造商一直在談論基于TSV的3D芯片堆疊技術，不過除了在CMOS圖像傳感器領域有推出過采用類似技術的產品之外，這項技術還遠遠沒有進入主流范疇，導致這種現象的原因則是研發成本高，缺乏標準等因素。
2.5D與3D芯片堆疊技術：
2.5D芯片堆疊結構
理論上說，3D芯片堆疊技術的實現可分兩步走，第一階段是先采用借助硅中間互連層的2.5D技術，這種技術中雖然也有使用TSV技術，但如上圖所示，功能芯片(chip1/2)中并沒有制出TSV結構，而是把TSV結構設置在專門的襯底中，功能芯片通過microbump與中間互連層(interposer)連接，再通過一層TSV襯底連接到3D芯片封裝用襯底上；而第二階段則會將TSV結構直接植入功能芯片之中。
而現在，多家組織已經組建了許多新的，面向主流應用的3D芯片堆疊項目組。舉例而言，Semtech組織便正在與IBM公司進行這方面的合作，這個項目的目標是將模數轉換器芯片與DSP芯片利用TSV 3D堆疊技術連接在一起，這兩種芯片將通過一層中間互聯層（interposer）連接在一起，該互連層的峰值帶寬可超過1.3Tbps.
3DIC技術在內存領域的應用熱點：Wide I/O
另外，以Hynix，三星等為首的組織則在積極推廣可將TSV 3D堆疊技術帶入主流應用領域的另外一項計劃，即Wide I/O內存接口技術，這項技術面向手機，平板電腦等相關產品。
三星的Wide I/O內存芯片內部結構
JEDEC組織目前還在審核Wide I/O內存接口技術標準，這種內存接口的位寬達512bit，可以增大內存芯片與邏輯芯片之間的數據傳輸帶寬，其峰值傳輸率可達12.8GB/s，帶寬要比常規的LP DDR2接口高出了3倍之多。
LPDDR2是目前移動設備用內存的主流接口標準。而Wide I/O則是三星等廠商計劃用于取代LPDDR2的接口標準，Wide I/O計劃將分兩個階段實現，第一階段的Wide I/O將實現將4塊內存芯片通過TSV技術實現互聯，組建高位寬4通道芯片，然后再利用TSV技術將這種高位寬4通道芯片堆疊在一起。高位寬4通道芯片內部的四塊芯片采用微凸焊(microbump或稱μ-bump)互聯的方法實現相互連接。據預測，采用這種技術的產品有望在2014/2015年間出現，不過也有人認為這項技術實用化可能需要更多的時間。
Rambus公司高級副總裁兼半導體業務部門的總經理Sharon Holt則認為，由于這項技術十分復雜加上高額的研發成本，因此基于TSV的Wide I/O接口技術可能要再過“5-10年”才有望實用化。同時他還認為業界不太可能直接從現有的LPDDR2標準轉換到Wide I/O標準，因為從時間上看，LPDDR2技術去年便已經有實際的產品問世，而Wide I/O技術現在看則仍是八字還沒一撇。 |
