引言
可編程衰減器位于基站和終端之間，通過對射頻信號的衰減控制，實(shí)現(xiàn)對無線信號的模擬，從而實(shí)現(xiàn)對測試場景的模擬。可編程衰減器提供多個(gè)數(shù)控接口，從小到大可以構(gòu)建各個(gè)層次的測試網(wǎng)絡(luò)。所構(gòu)成的衰減矩陣通過模擬空口信道實(shí)現(xiàn)移動、切換、覆蓋等多種測試項(xiàng)。
衰減矩陣可作為無線性能中心實(shí)驗(yàn)室的關(guān)鍵技術(shù)平臺的關(guān)鍵設(shè)備，是實(shí)現(xiàn)組網(wǎng)小區(qū)和大量終端用戶互聯(lián)通信過程的核心單元。
本文介紹的可編程衰減器最高可支持8×8輸入輸出的矩陣結(jié)構(gòu)，提供0~120dB的通道衰減范圍，精度達(dá)到0.5dB。
可編程衰減器設(shè)計(jì)
主要功能
可編程衰減器最高可支持8×8輸入輸出的矩陣結(jié)構(gòu)，可對終端與基站之間的多個(gè)信道進(jìn)行實(shí)時(shí)衰落控制，同時(shí)也能支持各類靜態(tài)測試場景長時(shí)間回放。
硬件結(jié)構(gòu)
可編程衰減器由CPU板和IO板構(gòu)成。CPU板主要由CPU小系統(tǒng)和FPGA組成，CPU板通過FPGA－Cyclone II集中控制外接的IO板。IO板的功能主要是采用FPGA-LFXP10控制數(shù)控衰減器衰減量，實(shí)現(xiàn)對無線信道衰落的模擬，從而實(shí)現(xiàn)對測試場景的模擬。
每個(gè)IO板有8個(gè)衰減通道，每個(gè)衰減通道由4個(gè)衰減范圍為31.5dB的數(shù)控衰減器構(gòu)成。一個(gè)CPU板可外接8個(gè)IO板，因此可對8×8個(gè)無線通道進(jìn)行衰減。
圖3展示了可編程衰減器的8×8結(jié)構(gòu)。本衰減器可對任一路無線信道模擬其它無線信道對其的影響。通過調(diào)節(jié)其它信道與該信道之間的衰減值，就可在實(shí)驗(yàn)室模擬復(fù)雜的外場環(huán)境。
邏輯設(shè)計(jì)
可編程衰減器的核心技術(shù)在于其邏輯設(shè)計(jì)上�？删幊趟p器的邏輯結(jié)構(gòu)根據(jù)其功能分為兩部分：實(shí)時(shí)衰減控制和靜態(tài)場景回放。
實(shí)時(shí)衰減控制
實(shí)時(shí)衰減控制模式是指用戶實(shí)時(shí)通過CPU下發(fā)各個(gè)通道之間的衰減值來控制不同無線信道的衰減，衰減值一旦下發(fā)，相應(yīng)的無線信道的衰減器就會立即生效。
CPU與FPGA之間采用LOCAL BUS進(jìn)行通信。在FPGA中對0~7個(gè)IO板接口分配不同的地址，控制譯碼/通道選擇模塊通過LOCAL BUS的地址線來選擇對應(yīng)的IO板；每個(gè)衰減器需要8bit的衰減量，3bit的通道編碼，因此LOCAL BUS數(shù)據(jù)線上共有11bit有效數(shù)據(jù)。
譯碼模塊將這11bit數(shù)據(jù)中3bit的通道編碼譯碼成對應(yīng)的通道，將8bit的衰減值下發(fā)到對應(yīng)通道的數(shù)控衰減器上。
靜態(tài)場景回放
靜態(tài)場景回放是用戶將某個(gè)外場環(huán)境下各個(gè)無線信道的動態(tài)衰減參數(shù)記錄下來，記錄時(shí)間可長達(dá)數(shù)周。將這些數(shù)據(jù)下發(fā)給可編程衰減器即可在實(shí)驗(yàn)室內(nèi)長時(shí)間模擬各類復(fù)雜的外場環(huán)境。
在該場景下，LOCAL BUS的數(shù)據(jù)線除傳輸衰減值外還要傳32bit的時(shí)間數(shù)據(jù)，每一bit代表1ms的時(shí)間，32bit就可支持最長7周的場景回放。
FPGA首先將32Mbit的DDRA寫滿數(shù)據(jù)，然后定時(shí)控制自動啟動，從DDRA中讀取定時(shí)數(shù)據(jù)和衰減值，將定時(shí)數(shù)據(jù)提供給定時(shí)器。
當(dāng)定時(shí)器計(jì)時(shí)到定時(shí)數(shù)據(jù)代表的時(shí)間點(diǎn)時(shí)將該時(shí)刻的衰減值下發(fā)到對應(yīng)通道的衰減器上，實(shí)現(xiàn)無線信道衰減隨時(shí)間動態(tài)變化的場景；同時(shí)FPGA繼續(xù)將CPU下發(fā)的數(shù)據(jù)寫到DDRB中。當(dāng)DDRB充滿后，CPU暫停下發(fā)數(shù)據(jù)，直到DDRA數(shù)據(jù)讀取完畢，此時(shí)FPGA切換到讀取DDRB的數(shù)據(jù)，繼續(xù)向DDRA寫入新的數(shù)據(jù)。
FPGA外掛的兩個(gè)DDR構(gòu)成乒乓結(jié)構(gòu)，使可編程衰減器能實(shí)現(xiàn)長時(shí)間不間斷的場景回放。
測試結(jié)果
圖7展示了可編程衰減器單通道在衰減范圍內(nèi)的衰減精度。從圖中可以看到，在0~80dB的衰減范圍內(nèi)衰減精度可以達(dá)到0.5dB；在80dB~120dB衰減范圍內(nèi)衰減精度達(dá)到1dB。
圖8展示了靜態(tài)場景回放的某一個(gè)時(shí)間段內(nèi)可編程衰減器一個(gè)無線信道內(nèi)衰減變化。在該模式下本衰減器可在1ms的時(shí)間間隔內(nèi)實(shí)現(xiàn)0~120dB的衰減跳變。
結(jié)論
本文介紹了一種衰減范圍可達(dá)120dB，衰減精度為0.5dB的可編程衰減器設(shè)計(jì)。該衰減器可在實(shí)驗(yàn)室環(huán)境中實(shí)現(xiàn)復(fù)雜的外場環(huán)境，可大大節(jié)省終端設(shè)備測試的成本和時(shí)間。 |
